隨著人工智慧運算爆發帶動晶片電晶體架構日益複雜，全球先進半導體製程在微影技術與製造成本上面臨全新瓶頸。在美國加州蒙特雷舉行的BACUS國際光學工程學會（SPIE）先進微影技術研討會期間，微影設備龍頭艾司摩爾（ASML）先是於美西時間9月7日與台積電共同發起產業合作倡議，英特爾（Intel Foundry）與三星電子（Samsung Electronics）緊接著於9月8日相繼宣布加入推動次世代12吋光罩的產業倡議，並擴大High NA EUV技術合作。這項宣示意味著全球先進製程晶圓三雄罕見達成戰略共識，共同定錨大尺寸光罩為埃米世代與次世代記憶體製造的核心標準。
促使晶圓製造三巨頭聯手破局的關鍵，在於現行高數值孔徑極紫外光（High NA EUV）微影技術所面臨的物理限制。由於High NA EUV曝光場縮小為傳統的一半，若持續沿用市場現行的6吋光罩，晶圓廠在曝光時必須以兩張6吋光罩進行拼接（reticle stitching），不僅拉高製造程序的複雜度與缺陷風險，更大幅限制生產效率與晶圓產出。隨著AI晶片設計日趨龐大與複雜，先進製程需使用High NA EUV曝光的光罩層數顯著攀升，將光罩尺寸放大至12吋，將能徹底消除雙光罩拼接的限制，在提升晶圓廠生產力的同時大幅壓低晶片製造成本，為先進製程量產維持關鍵的經濟效益。
面對規格升級，台積電已規劃出清晰的兩階段量產時程藍圖。台積電預計自2030年起在先進製程量產中導入ASML的High NA技術，初期將先沿用現行的6吋光罩以確保平順接軌；與此同時，台積電與ASML設定在2031年之前建立12吋光罩試產線（pilot line），並力拚於2033年之前達成12吋High NA微影系統全面就緒，正式投入支援先進製程大規模量產。
英特爾晶圓代工（Intel Foundry）則展現量產實績，並採取雙軌並進策略加速產業就緒。英特爾表示，累計已有超過100萬片晶圓採用High NA EUV相關設備處理，並在Intel 18A關鍵層驗證其效能超越既有0.33 NA EUV。為因應客戶當前的量產需求，英特爾現階段提供成熟的6吋光罩規劃與拼接方案解套，同時全力依託過去三年以上的倡議經驗，攜手供應鏈推動6×12吋大尺寸光罩技術演進，提供產業易於轉移的長期製造路徑。
三星電子則將大尺寸光罩與High NA微影戰線延伸至記憶體領域，立下業界新里程碑。三星正式宣布加入12吋光罩倡議平台，並宣布規劃於2028年率先將ASML High NA EUV技術導入未來世代的DRAM大規模量產，藉此推動記憶體微縮與製程步驟簡化，展現其整合記憶體與晶圓代工雙重製造架構的競爭優勢。
針對大尺寸光罩技術的推進，艾司摩爾總裁暨執行長Christophe Fouquet表示：「我們預期，隨著元件微縮藍圖的推進，High NA EUV的採用將逐步提升。初期透過沿用現行的6吋光罩，而後導入12吋光罩以進一步提升設備生產力，讓產業能夠滿足市場對更小、更快、更節能晶片的需求。我們很高興這項合作在初期便獲得半導體製造廠商、光罩廠商、以及合作夥伴的大力支持。」
台積電董事長暨總裁魏哲家強調產業生態系協作的必要性：「台積電深信，唯有產業攜手解決複雜問題，才能開創單一企業無法獨力實現的無限可能。藉由匯聚產業價值鏈的專業能力，我們期許透過持續創新來降低門檻，讓先進解決方案得以大規模普及，進而持續傳遞尖端技術的價值。」
英特爾執行副總裁暨晶圓代工聯席總經理Naga Chandrasekaran則指出，面對人工智慧產品日趨複雜的架構，產業必須提供兼顧當前生產效率與長期架構創新的解決方案，透過與ASML緊密合作，將能協助整個生態系加速實現高數值孔徑微影技術的量產價值。
台積電、英特爾與三星三大陣營的全數歸隊，消除了次世代微影規格的不確定性。業界預期，這項由製造端三巨頭與設備龍頭共同確立的規格轉換，將自光罩基板、電子束寫入、光罩缺陷檢測至自動化搬運設備等領域，全面牽動全球半導體上游供應鏈重組，為2030年代全球AI運算晶片與高階記憶體的量產經濟性奠定決定性基礎。
